Assemblage de MEMS

Aujourd’hui, toutes les techniques de fabrication de semi-conducteur imposent des restrictions dans les matériaux, dimensions et les paramètres de procédés. Ceci génère des frontières de conception strictes, quelque peu contradictoires avec la nature interdisciplinaire inhérente aux composants MEMS.

La capacité d’intégrer des éléments mécaniques avec une électronique à une échelle micronique a renforcé les micro-systèmes électromécaniques (MEMS) en tant que technologie d’avenir, se répandant dans une impressionnante variété d’applications. La fabrication de MEMS 3D a certainement bénéficié des mêmes équipements et procédés standards utilisés dans l’industrie du semi-conducteur.

Procédé d’assemblage

Pour contourner ces limitations, des sous-composants peuvent être construits indépendamment en utilisant un mixe de procédés traditionnels et de nouvelles technologies.
Les pièces peuvent alors être assemblées ou hybridées pour faire un composant plus sophistiqué. Ce schéma présente cependant plusieurs défis pour la manipulation, l’alignement et la fixation de chaque composant.
Le Flip-Chip Bonder automatique FC150 de SET a démontré ses capacités de manipuler des pièces délicates (jusqu’à 200 µm) en utilisant des chucks à vide et à les aligner mieux que ± 1 µm.
Des MEMS tels que des systèmes d’optique adaptative ou des têtes d’impression à jet d’encre ont été assemblées sur des Flip-Chips Bonders de SET.

Présentations aux conférences

TITLE

ABSTRACT

FROM / PRESENTED AT

Process and Equipment Enhancements for C2W bonding in a 3D Integration Scheme

This paper will review three major areas of process or equipment development surrounding the above problems, namely the issue of throughput enhancement by using a sacrificial adhesive to temporarily tack the dice before collective bonding, the issue of prior or in-situ removal and prevention of surface oxides at the bonding interface, and the issue of local environmental control to reduce particulates and other airborne contaminants. Each of these 3 will be explored with hardware solutions proposed, along with process results on test vehicles or functional devices.

 Presented by Keith Cooper
from SET North America
at IWLPC 2011

Chip-to-Wafer Technologies for High Density 3D Integration

CEA-Leti partnering with SET, STMicroelectronics, ALES and CNRS-CEMES on advanced Chip-to-Wafer technologies for 3D Integration in the frame of the PROCEED project, a 4.2 Million Euros, 24 months project supported by French FIU (Fond Interministeriel Unique). Started in 2009, the goal of the PROCEED project is to demonstrate high alignment accuracy (<1µm) of chip-to-wafer structures made by direct metallic bonding.

  penned by CEA Leti, Minatec campus, CNRS Cemes, ALES, SET, ST Microelectronics and presented at MinaPad 2011

3D-IC Integration using D2C or D2W Alignment Schemes together with Local Oxide Reduction

3-Dimensional interconnection of high density integrated circuits enables building devices with greater functionality with higher performances in a smaller space. This paper explores the chip-to-chip and chip-to-wafer alignment and the associated bonding techniques such as in-situ reflow or thermocompression with a local oxide reduction which contributes to higher yield together with reduction of the force or temperature requirements.

 Presented by Gilbert Lecarpentier from SET at Imaps Device Packaging 2011

Flip-chip die bonding: an enabling technology for 3D integration

3-Dimensional Integration of Integrated Circuits is a method to build greater functionality into ever-smaller spaces for electronic circuitry, wherein dice of varying sizes, materials, or even application types are electrically and mechanically bonded together.

 Presented by Keith Cooper
from 
SET North America
at IWLPC 2010

Die-to-wafer bonding of thin dies using a 2-step approach: high accuracy placement, then gang bonding

25 um thick dies, mounted on thick carrier die, were placed on a 300mm landing wafer using the High Accuracy Die Bonder SET-FC300. The bonding process was either Cu/Cu or Cu/Sn with respective pitch of 108 µm and 408 µm...

 Presented by Gilbert Lecarpentier from SET at Imaps Device Packaging 201

 

Bulletin technique

Le Bulletin Technique n°3 de SET est une compilation d’articles techniques rédigés par quelques-uns de nos clients. Soigneusement organisé et présenté, chaque article propose un aperçu unique des domaines de soudage puce-à-puce et puce-sur-wafer.

 

 




A few titles:



 Study of 15μm Pitch Solder Microbumps for 3D-IC Integration; 
 
 A Fluxless Bonding Process using AuSn or Indium for a Miniaturized Hermetic Package;
 
 High Density Cu-Sn TLP Bonding for 3D Integration;


 Three Dimensional Interconnects with High Aspect Ratio TSVs and Fine Pitch Solder Microbumps;


 An innovative die to wafer 3D integration scheme : Die to wafer oxide or copper direct bonding with planarised oxide inter-die filling;

 

 

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SET Technical Bulletin N°3!